git.sesse.net Git - pistorm/blob - rtl/pistorm.v

   1 /*
   2  * Copyright 2020 Claude Schwarz
   3  * Copyright 2020 Niklas Ekström - rewrite in Verilog
   4  */
   5 module pistorm(
   6     output reg      PI_TXN_IN_PROGRESS, // GPIO0
   7     output reg      PI_IPL_ZERO,        // GPIO1
   8     input   [1:0]   PI_A,       // GPIO[3..2]
   9     input           PI_CLK,     // GPIO4
  10     input           PI_UNUSED,  // GPIO5
  11     input           PI_RD,      // GPIO6
  12     input           PI_WR,      // GPIO7
  13     inout   [15:0]  PI_D,       // GPIO[23..8]
  14
  15     output reg      LTCH_A_0,
  16     output reg      LTCH_A_8,
  17     output reg      LTCH_A_16,
  18     output reg      LTCH_A_24,
  19     output reg      LTCH_A_OE_n,
  20     output reg      LTCH_D_RD_U,
  21     output reg      LTCH_D_RD_L,
  22     output reg      LTCH_D_RD_OE_n,
  23     output reg      LTCH_D_WR_U,
  24     output reg      LTCH_D_WR_L,
  25     output reg      LTCH_D_WR_OE_n,
  26
  27     input           M68K_CLK,
  28     output  reg [2:0] M68K_FC,
  29
  30     output reg      M68K_AS_n,
  31     output reg      M68K_UDS_n,
  32     output reg      M68K_LDS_n,
  33     output reg      M68K_RW,
  34
  35     input           M68K_DTACK_n,
  36     input           M68K_BERR_n,
  37
  38     input           M68K_VPA_n,
  39     output reg      M68K_E,
  40     output reg      M68K_VMA_n,
  41
  42     input   [2:0]   M68K_IPL_n,
  43
  44     inout           M68K_RESET_n,
  45     inout           M68K_HALT_n,
  46
  47     input           M68K_BR_n,
  48     output reg      M68K_BG_n,
  49     input           M68K_BGACK_n
  50   );
  51
  52   wire c200m = PI_CLK;
  53   wire c7m = M68K_CLK;
  54
  55   localparam REG_DATA = 2'd0;
  56   localparam REG_ADDR_LO = 2'd1;
  57   localparam REG_ADDR_HI = 2'd2;
  58   localparam REG_STATUS = 2'd3;
  59
  60   initial begin
  61     PI_TXN_IN_PROGRESS <= 1'b0;
  62     PI_IPL_ZERO <= 1'b0;
  63
  64     M68K_FC <= 3'd0;
  65
  66     M68K_RW <= 1'b1;
  67
  68     M68K_E <= 1'b0;
  69     M68K_VMA_n <= 1'b1;
  70
  71     M68K_BG_n <= 1'b1;
  72   end
  73
  74   reg [1:0] rd_sync;
  75   reg [1:0] wr_sync;
  76
  77   always @(posedge c200m) begin
  78     rd_sync <= {rd_sync[0], PI_RD};
  79     wr_sync <= {wr_sync[0], PI_WR};
  80   end
  81
  82   wire rd_rising = !rd_sync[1] && rd_sync[0];
  83   wire wr_rising = !wr_sync[1] && wr_sync[0];
  84
  85   reg [15:0] data_out;
  86   assign PI_D = PI_A == REG_STATUS && PI_RD ? data_out : 16'bz;
  87
  88   always @(posedge c200m) begin
  89     if (rd_rising && PI_A == REG_STATUS) begin
  90       data_out <= {ipl, 13'd0};
  91     end
  92   end
  93
  94   reg [15:0] status;
  95   wire reset_out = !status[1];
  96
  97   assign M68K_RESET_n = reset_out ? 1'b0 : 1'bz;
  98   assign M68K_HALT_n = reset_out ? 1'b0 : 1'bz;
  99
 100   reg op_req = 1'b0;
 101   reg op_rw = 1'b1;
 102   reg op_uds_n = 1'b1;
 103   reg op_lds_n = 1'b1;
 104
 105   always @(*) begin
 106     LTCH_D_WR_U <= PI_A == REG_DATA && PI_WR;
 107     LTCH_D_WR_L <= PI_A == REG_DATA && PI_WR;
 108
 109     LTCH_A_0 <= PI_A == REG_ADDR_LO && PI_WR;
 110     LTCH_A_8 <= PI_A == REG_ADDR_LO && PI_WR;
 111
 112     LTCH_A_16 <= PI_A == REG_ADDR_HI && PI_WR;
 113     LTCH_A_24 <= PI_A == REG_ADDR_HI && PI_WR;
 114
 115     LTCH_D_RD_OE_n <= !(PI_A == REG_DATA && PI_RD);
 116   end
 117
 118   reg [2:0] s1_sync;
 119   reg [2:0] s7_sync;
 120
 121   always @(posedge c200m) begin
 122     s1_sync <= {s1_sync[1:0], S1};
 123     s7_sync <= {s7_sync[1:0], S7};
 124   end
 125
 126   wire rising_s1 = !s1_sync[2] && s1_sync[1];
 127   wire rising_s7 = !s7_sync[2] && s7_sync[1];
 128
 129   reg a0;
 130
 131   always @(posedge c200m) begin
 132     if (rising_s1)
 133       op_req <= 1'b0;
 134
 135     if (rising_s7)
 136       PI_TXN_IN_PROGRESS <= 1'b0;
 137
 138     if (wr_rising) begin
 139       case (PI_A)
 140         REG_ADDR_LO: begin
 141           a0 <= PI_D[0];
 142           PI_TXN_IN_PROGRESS <= 1'b1;
 143         end
 144         REG_ADDR_HI: begin
 145           op_req <= 1'b1;
 146           op_rw <= PI_D[9];
 147           op_uds_n <= PI_D[8] ? a0 : 1'b0;
 148           op_lds_n <= PI_D[8] ? !a0 : 1'b0;
 149         end
 150         REG_STATUS: begin
 151           status <= PI_D;
 152         end
 153       endcase
 154     end
 155   end
 156
 157   reg [2:0] c7m_sync;
 158
 159   always @(posedge c200m) begin
 160     c7m_sync <= {c7m_sync[1:0], M68K_CLK};
 161   end
 162
 163   wire c7m_rising = !c7m_sync[2] && c7m_sync[1];
 164   wire c7m_falling = c7m_sync[2] && !c7m_sync[1];
 165
 166   reg [2:0] ipl;
 167   reg [2:0] ipl_1;
 168   reg [2:0] ipl_2;
 169
 170   always @(posedge c200m) begin
 171     if (c7m_falling) begin
 172       ipl_1 <= ~M68K_IPL_n;
 173       ipl_2 <= ipl_1;
 174     end
 175
 176     if (ipl_2 == ipl_1)
 177       ipl <= ipl_2;
 178
 179     PI_IPL_ZERO <= ipl == 3'd0;
 180   end
 181
 182   reg [3:0] e_counter = 4'd0;
 183
 184   always @(negedge c7m) begin
 185     if (e_counter == 4'd9)
 186       e_counter <= 4'd0;
 187     else
 188       e_counter <= e_counter + 4'd1;
 189   end
 190
 191   always @(negedge c7m) begin
 192     if (e_counter == 4'd9)
 193       M68K_E <= 1'b0;
 194     else if (e_counter == 4'd5)
 195       M68K_E <= 1'b1;
 196   end
 197
 198   reg [1:0] state = 2'd0;
 199   reg wait_req = 1'b1;
 200   reg wait_dtack = 1'b0;
 201
 202   wire S0 = state == 2'd0 && c7m && !wait_req;
 203   wire Sr = state == 2'd0 && wait_req;
 204   wire S1 = state == 2'd1 && !c7m;
 205   wire S2 = state == 2'd1 && c7m;
 206   wire S3 = state == 2'd2 && !c7m && !wait_dtack;
 207   wire S4 = state == 2'd2 && c7m && !wait_dtack;
 208   wire Sw = state == 2'd2 && wait_dtack;
 209   wire S5 = state == 2'd3 && !c7m;
 210   wire S6 = state == 2'd3 && c7m;
 211   wire S7 = state == 2'd0 && !c7m && !wait_req;
 212
 213   always @(*) begin
 214     LTCH_A_OE_n <= !(S1 || S2 || S3 || S4 || Sw || S5 || S6 || S7);
 215     LTCH_D_WR_OE_n <= !(!op_rw && (S3 || S4 || Sw || S5 || S6 || S7));
 216
 217     LTCH_D_RD_U <= S7;
 218     LTCH_D_RD_L <= S7;
 219
 220     M68K_AS_n <= !(S2 || S3 || S4 || Sw || S5 || S6);
 221     M68K_UDS_n <= (op_rw && (S2 || S3)) || (S4 || Sw || S5 || S6) ? op_uds_n : 1'b1;
 222     M68K_LDS_n <= (op_rw && (S2 || S3)) || (S4 || Sw || S5 || S6) ? op_lds_n : 1'b1;
 223   end
 224
 225   always @(negedge c7m) begin
 226     case (state)
 227       2'd0: begin // S0|Sr -> S1|Sr
 228         if (op_req_sync) begin
 229           wait_req <= 1'b0;
 230           state <= state + 2'd1;
 231         end
 232         else begin
 233           wait_req <= 1'b1;
 234         end
 235       end
 236
 237       2'd1: begin // S2 -> S3
 238         state <= state + 2'd1;
 239       end
 240
 241       2'd2: begin // S4|Sw -> S5|Sw
 242         if (!M68K_DTACK_n || (!M68K_VMA_n && e_counter == 4'd8)) begin
 243           wait_dtack <= 1'b0;
 244           state <= state + 2'd1;
 245         end
 246         else begin
 247           if (!M68K_VPA_n && e_counter == 4'd2) begin
 248             M68K_VMA_n <= 1'b0;
 249           end
 250           wait_dtack <= 1'b1;
 251         end
 252       end
 253
 254       2'd3: begin // S6 -> S7
 255         M68K_VMA_n <= 1'b1;
 256         state <= state + 2'd1;
 257       end
 258     endcase
 259   end
 260
 261   reg op_req_sync;
 262
 263   always @(posedge c7m) begin
 264     op_req_sync <= op_req;
 265
 266     case (state)
 267       2'd0: M68K_RW <= 1'b1; // S7 -> S0
 268       2'd1: M68K_RW <= op_rw; // S1 -> S2
 269     endcase
 270   end
 271
 272 endmodule