git.sesse.net Git - pistorm/blob - rtl/pistorm.sdc

   1 ## Generated SDC file "pistorm.sdc"
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   3 ## Copyright (C) 2020  Intel Corporation. All rights reserved.
   4 ## Your use of Intel Corporation's design tools, logic functions
   5 ## and other software and tools, and any partner logic
   6 ## functions, and any output files from any of the foregoing
   7 ## (including device programming or simulation files), and any
   8 ## associated documentation or information are expressly subject
   9 ## to the terms and conditions of the Intel Program License
  10 ## Subscription Agreement, the Intel Quartus Prime License Agreement,
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  13 ## the sole purpose of programming logic devices manufactured by
  14 ## Intel and sold by Intel or its authorized distributors.  Please
  15 ## refer to the applicable agreement for further details, at
  16 ## https://fpgasoftware.intel.com/eula.
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  19 ## VENDOR  "Altera"
  20 ## PROGRAM "Quartus Prime"
  21 ## VERSION "Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition"
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  23 ## DATE    "Sun Dec 20 15:18:48 2020"
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  25 ##
  26 ## DEVICE  "EPM570T100C5"
  27 ##
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  30 #**************************************************************
  31 # Time Information
  32 #**************************************************************
  33
  34 set_time_format -unit ns -decimal_places 3
  35
  36
  37
  38 #**************************************************************
  39 # Create Clock
  40 #**************************************************************
  41
  42 create_clock -name {PI_CLK} -period 5.000 [get_ports {PI_CLK}]
  43 create_clock -name {M68K_CLK} -period 141.000 [get_ports {M68K_CLK}]
  44
  45
  46 #**************************************************************
  47 # Create Generated Clock
  48 #**************************************************************
  49
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  51
  52 #**************************************************************
  53 # Set Clock Latency
  54 #**************************************************************
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  57
  58 #**************************************************************
  59 # Set Clock Uncertainty
  60 #**************************************************************
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  64 #**************************************************************
  65 # Set Input Delay
  66 #**************************************************************
  67
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  70 #**************************************************************
  71 # Set Output Delay
  72 #**************************************************************
  73
  74
  75
  76 #**************************************************************
  77 # Set Clock Groups
  78 #**************************************************************
  79
  80
  81
  82 #**************************************************************
  83 # Set False Path
  84 #**************************************************************
  85
  86 set_false_path -from [get_ports {M68K_CLK M68K_DTACK_n M68K_VPA_n M68K_IPL_n[*] PI_A[*] PI_D[*] PI_RD PI_WR}]
  87 set_false_path -to [get_ports {LTCH_A_0 LTCH_A_8 LTCH_A_16 LTCH_A_24 LTCH_A_OE_n LTCH_D_RD_L LTCH_D_RD_OE_n LTCH_D_RD_U LTCH_D_WR_L LTCH_D_WR_OE_n LTCH_D_WR_U M68K_AS_n M68K_BG_n M68K_E M68K_FC[*] M68K_HALT_n M68K_LDS_n M68K_RESET_n M68K_RW M68K_UDS_n M68K_VMA_n PI_TXN_IN_PROGRESS PI_IPL_ZERO PI_D[*]}]
  88
  89 set_false_path -from [get_clocks {M68K_CLK}] -to [get_clocks {PI_CLK}]
  90 set_false_path -from [get_clocks {PI_CLK}] -to [get_clocks {M68K_CLK}]
  91
  92 #**************************************************************
  93 # Set Multicycle Path
  94 #**************************************************************
  95
  96
  97
  98 #**************************************************************
  99 # Set Maximum Delay
 100 #**************************************************************
 101
 102
 103
 104 #**************************************************************
 105 # Set Minimum Delay
 106 #**************************************************************
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 108
 109
 110 #**************************************************************
 111 # Set Input Transition
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